НАХОЖДЕНИЕ ЗАДЕРЖЕК РЕГУЛЯРНЫХ СХЕМ С ПОСЛЕДОВАТЕЛЬНЫМИ СОЕДИНЕНИЯМИ ТРАНЗИСТОРОВ (Informatika)
Рассматривается задача определения временной задержки регулярной схемы с последовательными соединениями транзисторов. Предлагается определять задержку с помощью моделирования SPICE-описания схемы, представляющей собой сеть транзисторов. Описывается алгоритм сокращения  числа тестовых векторов. Показывается, что для уменьшения задержки схемы можно переставлять входные шины.